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Device for improving the safety of microprocessors in built-in systems (Machine-translation by Google Translate, not legally binding)CM Patents

Índice de la ficha

Updated at
24/07/2026
Numero publicacion
ES.2334196.A1
Fecha publicacion
05/03/2010
Numero solicitud
ES20090000442
Fecha presentacion
17/02/2009

En detalle

Resumen

Device for improving the safety of microprocessors in embedded systems. Device for the improvement of the security of embedded systems based on microprocessor, of reconfigurable type and of low consumption, that allows the execution of vector operations, and that includes, at least: (a) a first reconfigurable vector unit (1) designed as a segmented data path with multiple configurable contexts independently, and comprising, at least, three stages or blocks: (I) a first decoding step (101) configured to obtain the operation information and the operands involved in the execution; (II) a second execution step (102) which in turn comprises a plurality of basic reconfigurable units connected in cascade; y (III) a third exit stage (103); (b) a second vector storage and loading unit (2) integrated in the execution unit (3) of the main data path (100). (Machine-translation by Google Translate, not legally binding)

Reivindicaciones

1. 1. Dispositivo para la mejora de la seguridad demicroprocesadores en sistemas empotrados de tipo reconfigurable yde bajo consumo para la ejecución de operaciones vectoriales enprocesadores empotrados caracterizado porque comprende, almenos: 2. (a) una primera unidad vectorial reconfigurable (1) diseñada como una ruta de datos segmentada con múltiplescontextos configurables independientemente, y que consta de tresetapas: 3. una primera etapa de decodificación (101) configurada para la obtención de la información de la operación ylos operandos involucrados en la ejecución y que, a su vez, comprende, al menos: 4. - 5. - 6. una segunda etapa de ejecución (102) que a su vezcomprende una pluralidad de unidades reconfigurables básicasconectadas en cascada; y 7. una tercera etapa de salida configurada para llevara cabo, al menos, dos operaciones: 8. - 9. - 10. (b) una segunda unidad de carga y almacenamientovectorial (2) integrada en la unidad de ejecución (3) de la ruta dedatos principal (100) configurada para desacoplar la extracción deoperandos de las operaciones vectoriales de la primera unidadvectorial reconfigurable (1) de la operación normal de la ruta dedatos principal (100) . 11. 2. Dispositivo de acuerdo con la reivindicación1 donde el software de soporte de ejecución es una librería de bajonivel comprendiendo el código de inicialización. 12. 3. Dispositivo de acuerdo con la reivindicación1 donde el software de soporte de ejecución es un sistema operativode tiempo real. 13. 4. Dispositivo de acuerdo con la reivindicación1 donde la segunda etapa de ejecución (102) comprende cuatrounidades reconfigurables básicas. 14. 5. Dispositivo de acuerdo con la reivindicación1 y 4 donde cada una de dichas unidades reconfigurables básicascomprende, al menos, tres entradas de datos de 32 bits siendo estastres entradas: el resultado de cada unidad reconfigurable previa, un nuevo dato del bloque de registro interno y el último resultadocalculado por esa dicha unidad reconfigurable básica; siendo ademásdicho resultado de una operación en una unidad reconfigurable básicaalmacenado en un registro, de forma que pueda ser usado por lasiguiente unidad reconfigurable básica en el siguiente ciclo dereloj.

Etiquetas

Inventores
Moya Fernandez Jose ManuelAraujo Pinto AlvaroNieto-Taladriz Garcia OctavioFraga Aydillo DavidDe Goyeneche y Vazquez de Setas Juna-MarianoVallejo Lopez Juan CarlosMalagon Marzo PedroRubio Mingorance AgustinVillanueva Gonzalez DanielRomero Perales Elena
Solicitantes
Universidad Politécnica de Madrid
Clasificacion ipc
G06F 9/ 38 A I
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